此前 ， 台积电曾研究过另一种半金属——铋 ， 但它的熔点太低 。 Wang 表示 ， 锑具有更好的热稳定性 ， 这意味着它与现有的芯片制造工艺更兼容 ， 产生更持久的器件 ， 并允许芯片制造过程的后半部分具有更大的灵活性 。
除了制造更好的器件之外 ， IMEC 的研究人员在探索商用 300 毫米硅晶圆上集成 2D 半导体的途径 。 使用 300 毫米晶圆 ， IMEC 探索了 2D 器件最终可以到达多小 。 研究人员使用二硫化钨作为半导体 ， 进而形成了双栅极晶体管 ， 其中二硫化钨夹在顶部和底部电极之间 ， 控制电流通过 。 通过使用模式技巧 ， 他们将顶部栅极缩小到 5 纳米以下 。 但是该特定设备的性能并不理想 ， 不过研究者指出了改进方法 。

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IMEC 制造了一种栅极长度小于 5 纳米的二硫化钨晶体管
当今 ， 主流的芯片架构采用横向传输场效应晶体管（FET） ， 例如鳍式场效应晶体管（FinFET） ， 因硅体类似鱼背鳍而得名 。 FinFET 在设计上沿着晶圆表面对晶体管分层 ， 电流沿水平方向流动 。 但是 ， 为了继续缩小器件的尺寸 ， 同时仍然驱动足够的电流通过 ， 领先的芯片制造商正在转向纳米级器件 。
尽管像 IMEC 这样的双栅器件是 2D 研究的标准 ， 但是 ， 来自北京大学和国家脉冲强磁场科学中心的工程师们却更进一步 。 由吴燕庆教授领导的研究小组使用两层二硫化钼模拟了这种结构 。 事实证明 ， 该器件不仅仅是其各部分的总和 ， 与其单层器件相比 ， 2D 纳米片的跨导要领先两倍 ， 这意味着对于给定的电压 ， 它可驱动的电流是其他器件的两倍多 。
英特尔模拟了更极端版本的堆叠式 2D 器件 ， 研究人员使用了六层二硫化钼和 5 纳米栅极长度 ， 而吴燕庆教授领导研究小组只使用了两层二硫化钼和 100 纳米栅极长度 。 与具有相同垂直高度和 15 纳米栅极长度的模拟硅器件相比 ， 2D 器件封装在两个纳米薄片中 ， 性能更好 。 尽管电子通过二硫化钼的速度比通过硅的速度要慢 ， 并且接触电阻要高得多 。
CMOS 芯片由成对的 N-MOS 和 P-MOS 器件组成 。 为了将更多器件塞入硅片中 ， 芯片制造商希望将这两种类型的器件堆叠在一起 ， 而不是并排排列 。 在去年 IEDM 上 ， 英特尔展示了这样一种硅器件 ， 称为互补 FET (CFET)。

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NMOS 和 PMOS 器件通常并排放置在芯片上 。 英特尔找到了一种将它们叠加在一起的方法 ， 从而压缩了电路尺寸 。 图源：英特尔
吴燕庆教授领导的研究小组也尝试了同样的方法 ， 他们用二硒化钨替换堆叠器件中的二硫化钼层 。 然后 ， 通过修改源极和漏极之间的连接 ， 2D CFET 变成了一个反相器电路 ， 与单个晶体管的占位面积基本相同 。
在 2D 半导体获得大规模制造之前 ， 显然还有很多工作要做 ， 但随着接触电阻的进展和新实验的成功 ， 我们可以期待这一领域的发展 。
【2D半导体可替代硅，英特尔、台积电等解决硅基设备材料限制】原文链接：https://spectrum.ieee.org/2d-semiconductors-and-moores-law