虽然对于外界的传闻 ， 三星与台积电都不置可否 。 但从纷纷流言中可以看出 ， 3nm工艺的落地并不是一件简单的事 。
3nm工艺究竟难在什么地方？
实际上 ， 每次遵从摩尔定律的提升 ， 都需要一个关键技术 。
这十年间 ， 比较著名的关键技术就是HKMG和Fin FET了 ， HKMG是Intel在45nm节点引入的 ， 可以用于改善传统二氧化硅绝缘层的漏电 ， 随后Intel在22nm引入了Fin FET来加强栅极的控制能力 。 但随着芯片制程越来越小 ， 到了3nm的节点 ， 不同厂商对于使用何种工艺有不同的判断 。
随着工艺的进展 ， 在5nm之后 ， Fin FET会遇到很多问题 。 其不断拉高的深度和宽度之比（为了避免短沟道效应 ， 鳍片的宽度应该小于栅极长度的0.7倍） ， 将使得鳍片难以在本身材料内部应力的作用下维持直立形态 ， 尤其是在能量更高的EUV制程导入之后 ， 这样的状况会更为严重 ， 甚至光子在如此小的尺度下将呈现量子效应从而带来大量的曝光噪音 ， 严重影响了产品的质量和性能 。 另外 ， 栅极距过小将带来不可控的情况 。
但这并不代表着5nm后 ， 不会出现采用Fin FET工艺的3nm芯片 。
在综合性能、成本等因素后 ， 台积电选择在3nm上采用Fin FET工艺 。 在技术大会上 ， 台积电还表示 ， 已经对Fin FET技术进行了重大更新 ， 通过其工艺节点技术的另一次迭代实现性能和漏电扩展 ， 有自信能在3nm节点以Fin FET来获得水准之上的良率 。
就目前而言 ， Fin FET工艺还有大约3倍密度的生命力空间 ， 也就是在密度300MTr附近Fin FET依旧是可用的 ， 台积电最后的Fin FET工艺N3在保持Fin FET的情况下做到了250MTr/mm2的密度 ， 到达Fin FET的极限 。 在2nm工艺节点 ， 台积电将转为GAA工艺 。
三星则认为Fin FET在5nm和4nm工艺节点上都依旧有效 ， 而在3nm时代三星开始使用新的GAA技术 。 希望在这个节点上超越台积电 。 在密度上 ， 基于GAA大约可以实现密度的再次范围 ， 到达600MTr的密度（累计6倍） 。 并且三星使用的MBCFET技术 ， 与目前采用纳米线来构造晶体管技术不同 。 三星MBCFET使用纳米片构造晶体管 ， 以增加与闸极的接触面积 ， 进而让装置整合更简单 ， 同时增加电流 。
写在最后
无论选择那种工艺 ， 3nm制程必然都是困难的 。 3nm的对抗赛还在继续 ， 不到市场正式出现3nm制程芯片 ， 一切都只是暗潮汹涌 。
如果三星靠3nm扳回一局 ， 那么全球的芯片将再次迎来新变局 ， 台积电的选择是否能守住代工一哥的擂台 ， 英特尔能借着Intel 3重回巅峰吗？
【决战！3nm制程】3nm的决战已经正式开始 。

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